Type contrat : Stage
Description du poste :
Dans le cadre de l’amélioration des performances des systèmes embarquant des traitements d’images, nous souhaitons améliorer nos capacités de test et de débug.
Il est complexe de vérifier ou expertiser que les traitements d’image, une fois implémentés physiquement, restent conformes aux simulations ayant permis leur conception. Notre objectif est de mettre au point un outillage « BAV » pour injecter des images (de références brutes) dans nos produits et les réceptionner après traitement d’image pour les comparer aux images (de références traitées) attendues.
Les éléments électroniques du banc BAV sont en cours de conception pour les produire prochainement. Le banc intègre de la mémoire DDR et un FPGA Xilinx Ultrascale+ qui devra permettre de gérer les images de références et les transmettre dans nos chaines de traitement vidéo intégrées, via des liaisons vidéo SDI et CoaXpress (CXP).
En dernière année d’école d’ingénieur ou Master 2 en formation électronique numérique/FPGA, vous disposez de compétences en développement RTL, en design FPGA/SoC et en simulation QuestaSim.
Requis : Langage VHDL ou Verilog/SystemVerilog, QuestaSim/ModelSim, langage script (Python ou Batch/Shell ou Matlab), environnement Xilinx Vivado
Vous êtes autonome, rigoureux(se) et avez le sens de l’initiative.
Ville : ERAGNY-SUR-OISE
Niveau d’études min. requis : BAC+5
